1. Добавить в списке портов вход опорника и выход фазового детектора:
input OSC_10MHZ, //10MHz reference in
output FPGA_PLL, //122.88MHz VCXO contol voltage
2. Код делителей, в качестве которых используются две PLL и фазовый детектор (практически копия из Гермеса):
wire ref_80khz;
wire osc_80khz;
// Use a PLL to divide 10MHz clock to 80kHz
C10_PLL PLL2_inst (.inclk0(OSC_10MHZ), .c0(ref_80khz), .locked());
// Use a PLL to divide 122.88MHz clock to 80kHz as backup in case 10MHz source is not present
C122_PLL PLL_inst (.inclk0(_122MHz), .c0(osc_80khz), .locked());
//Apply to EXOR phase detector
assign FPGA_PLL = ref_80khz ^ osc_80khz;
Только вместо клока _122MHz вписать имя этого клока из данного проекта. Как он тут называется, ADC_ready?
3. Создать эти две PLL. Tools -> IP Catalog -> Library -> Clocks -> PLL -> ALTPLL. Теперь одну, ту которая будет делить 10МГц назвать C10_PLL, а вторую соответственно C122_PLL. Ну и соответственно у одной вписать Input clocks 10MHz, Output 80kHz, а у второй естественно Input clocks 122.88MHz, Output 80kHz.
4. Всё. Компилить.
5. Ну ещё два новых входа в Pin Planner вписать.