Плата STM32F429I-DISCO как контроллер DUC/DDC трансивера

[Genadi Zawidowski]

Коррекция?(только частота?)

Тупую железяку частота волновать не должна. Коррекцией контроллер занимается.
Сейчас вывод сделан так:

/* programming FPGA SPI registers */
// http://www.sdr-deluxe.com/publ/ddc_module_1_cifrovoj_radiotrakt_transivera/1-1-0-51
static void prog_fpga_freq1(
	spitarget_t target,		/* addressing to chip */
	const phase_t * val		/* FTW parameter for NCO */
	)
{
#if FTW_RESOLUTION >= 32
	const uint_fast32_t v32 = (* val) >> (FTW_RESOLUTION - 32);
#else
	const uint_fast32_t v32 = (* val) << (32 - FTW_RESOLUTION);
#endif

	rbtype_t rbbuff [11] = { 0 };	

	RBVAL8(10 * 8, v32 >> 24);	// rx
	RBVAL8(9 * 8, v32 >> 16);
	RBVAL8(8 * 8, v32 >> 8);
	RBVAL8(7 * 8, v32 >> 0);
	RBVAL8(6 * 8, v32 >> 24);	// tx
	RBVAL8(5 * 8, v32 >> 16);
	RBVAL8(4 * 8, v32 >> 8);
	RBVAL8(3 * 8, v32 >> 0);
	RBVAL8(2 * 8, 0);			// att
	RBVAL8(1 * 8, glob_tx ? 255 : 0);
	RBVAL8(0 * 8, 0);

	spi_select2(target, FPGA_SPIMODE, SPIC_SPEEDUFAST);
	prog_spi_send_frame(target, rbbuff, sizeof rbbuff / sizeof rbbuff [0]);
	spi_unselect(target);
}

Номера битов идут с нуля - ближайшего к мастеру. Переворачиванием занимается макрос RBVAL8
Давайте доверимся надписи на генераторе, с изменением чсастоты потом... Я думаю, приём сигналов точного времени вполне пойдёт для контроля.

[avbelnn]

Ok!но уже завтра.

[rolin]

alt_buf[0]=frequency>>24;
alt_buf[1]=frequency>>16;
alt_buf[2]=frequency>>8;
alt_buf[3]=frequency;

А может так ?

alt_buf[0]=frequency; // старший
alt_buf[1]=frequency << 8;
alt_buf[2]=frequency << 16;
alt_buf[3]=frequency << 24; // младший

[Genadi Zawidowski]

rolin, а Вы как автор можете сказать - какой байт раньше из мастера выходит - старший или младший в поле частоты у Вас? Что в пределах байта старший бит первым, я предполагаю это как у всех...

[Genadi Zawidowski]

Не знаю как насчёт стабильности связи с компом,пару раз терялся в диспетчере задач(восстанавливал ась после нажатия на reset на плате discovery)нужно тестить.

Исправлено "отваливание" USB порта.
Правда, куда-то пропало переклюяение на приём при пропадании связи по USB (если была вклчюена передача).

[Terminal]

Всем доброе утро.
Смотрю данную тему регулярно.
Вопрос только один. Вы в итоге хотите SDR-DRM трансивер получить?

[avbelnn]

А может так ?

alt_buf[0]=frequency; // старший
alt_buf[1]=frequency << 8;
alt_buf[2]=frequency << 16;
alt_buf[3]=frequency << 24; // младший

Может и так,только при передаче частоты 7150000 Гц в модуль её значение будет 176 Гц.
А что,в Verilog по другому?
output reg [7:0] tx_imag
reg [31:0] buffer_tx;
...
begin
tx_imag = buffer_tx[31:0];
end
И после операции присвоения tx_image примет значение buffer_tx[31:24],а не buffer_tx[7:0]?

переменной uint8_t будут присвоены младшие 8 вит переменной uint32_t.

какой байт раньше из мастера выходит

reg [7:0] cnt = 0;
reg [87:0] buffer;

always @(posedge sck)
begin
buffer[87 - cnt] <= sdata;
end
Пришёл первый байт(MSB-старшим битом вперёд),записался в старший байт buffer[87:0].

[Genadi Zawidowski]

Значит у меня передается правильно.
Что хотим получить... К сожалению исходников DRM нет. Или другая аббревиатура тут должна быть?
Автономный DUC/DDC трансивер есть. В данной теме тестирую то, что в одиночку не сделать. Как побочный эффект, скорее всего получится программа управления платами от rolin на однои процессоре в готовой плате от ST.

[avbelnn]

Геннадий,а возможно подцепить кодек для вывода звука?Свободных i2S на плате больше нет,а если сделать "ногодрыгом",в качестве тактирования 12.88 МГц использовать PA8(MCO1) или PC9(MCO2),висят на I2C для touch(если не нужен).Есть готовый аудиотракт на кодеке CS4272.
Прошивку сгенерил,вечером проверю.

[Genadi Zawidowski]

Отсутствие свободных ног это единственное, что останавливает. Ещё одно требование - кодек придется тактировать от того же клока, что и SAI. т.е, или подать в процессор на PC9 122880 / 5 или формировать с FPGA сигнал BCLK (WS можно использовать тот же).
Ещё один ваиант:
перевести канал обмена между FPGA и процессором в например 256 битный режим.
На приёме используются два 32-битных слота для квадратур, на передаче два слота как и раньше - пераваемые квадратуры. Два дополнительных (или один - упаковать в 32 бита два 16-ти битных канала кодека) использовать для передачи информации в кодек, который (звуковой интерфейс которого) повесить на FPGA. Данные от кодека (микрофон!) в процессор передавать в свободных слотах приёмного канала.

Сейчас я 256 бит в своих трансиверах использую так:
На передачу - два слота квадратуры, остальные шесть свободны.
На приём: квадратуры основного приёмника, квадратуры дополнительного приёминика - это 48к выборок в секунду.
Оставштеся четыре слота преносят две квадратуры канала спектроанализатора - с частотой 96к выборок в секунду.
В модификациях попроще неиспользуемые слоты просто не заняты.

todo1: вероятно, пока не поздно, лучше перейти к изначально заложеной Philps идеологии тактирования I2S - отдельно существующий источник синхросигналов (BCLK и WS) - master, приёмники и передатчики аудиоданных со своей разрядностью - slave. В случае появления кодека, присоединенного на FPGA это, как мне кажется, существенно упростит отладку.
todo9: может, FIR фильтр квадратур в Вашем проекте когда-нибудь перреедет в FPGA? Это существенно разгружает процессор. Картинка (делал UA1ATD) объясняет структуру, в реализации используются многоканальные готовые блоки.